Circuíto integrado modular para la síntesis digital de señales de reloj libre de programación

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dc.contributorUniversidad Don Boscospa
dc.contributor.authorMedrano, Guillermo Isaac
dc.date.accessioned2015-09-03T14:15:58Z
dc.date.available2015-09-03T14:15:58Z
dc.date.issued2005-12
dc.description.abstractEl presente artículo trata de la implementación de un circuito sintetizador de frecuencias (generador de señales de reloj) como parte de un proyecto que se lleva a cabo en Philips Semiconductores. El circuito fue implementado utilizando herramientas de diseño digital tales como Lenguaje HDL (Verilog) y Sintetizadores de Circuito (Ambit). Al final del artículo se presenta una comparación entre el sistema propuesto y las soluciones convencionales. El circuito fue implementado hasta la fase simulación pos-síntesis (específicamente Generación de Prueba y Simulación de Fallas).es
dc.format.extent8 p.spa
dc.format.mimetypeapplication/pdfeng
dc.identifier.citationMedrano, G. (2005). Circuito integrado modular para la síntesis digital de señales de reloj libre de programación. Revista Científica, (6), pp. 71-78.es
dc.identifier.issn1814-6309
dc.identifier.urihttp://hdl.handle.net/11715/226
dc.language.isospaes
dc.publisherEditorial Universidad Don Boscoes
dc.relation.isformatofReproducción del documento originalspa
dc.relation.ispartofseriesRevista Científica, 2005, No. 6, p. 71-78spa
dc.rights© Universidad Don Boscospa
dc.rights.accessrightsinfo:eu-repo/semantics/openAccesseng
dc.subjectCientíficaes
dc.subjectCircuítoes
dc.subjectFrecuenciaes
dc.subjectLenguaje HDLes
dc.titleCircuíto integrado modular para la síntesis digital de señales de reloj libre de programaciónes
dc.typeinfo:eu-repo/semantics/articleeng
dc.type.versioninfo:eu-repo/semantics/publishedVersioneng
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No. 06, diciembre 2005